某同学设计的VHDL部分源码如下，试问下述描述正确的是PROCESS(clk，clr，tmp)BEGINIFclr=‘’THENtmp<=“”;ELSIF(clk’EVENTANDclk=‘’)THENIFena=‘’THENIF(tmp=”″)THENtmp<=”″;ELSEtmp<=tmp+’′;ENDIF;ENDIF;ENDIF;q<=tmp;ENDPROCESS;